Coreinfo v4.0

Par Mark Russinovich

Publication : 16 décembre 2025

Coreinfo(3 MB)

Introduction

Coreinfo est un utilitaire qui vous montre le mappage entre les processeurs logiques et le processeur physique, le nœud NUMA et le socket sur lesquels ils résident, ainsi que les caches affectés à chaque processeur logique. Il utilise des API Windows de bas niveau (mode utilisateur et mode noyau) pour récupérer des informations détaillées sur la topologie du processeur directement à partir du système d’exploitation. La version de ligne de commande génère la représentation du mappage sur un processeur logique avec un astérisque, par exemple «* ». L’interface utilisateur fournit plusieurs vues spécialisées pour explorer différents aspects de la topologie du processeur de votre système, notamment les cœurs logiques et physiques, les nœuds NUMA, les sockets, les hiérarchies de cache et les métriques de performances en temps réel. Coreinfo est utile pour obtenir des informations sur le processeur et la topologie de cache du système.

Installation

Extrayez l’archive dans un répertoire, puis exécutez Coreinfo en tapant à partir de ce répertoire Coreinfo / Coreinfo64 ou Coreinfo64a, en fonction de l’architecture. Lancez la version CoreInfoEx / CoreInfoEx64 / CoreInfoEx64a de l’interface utilisateur.

Note: Certaines fonctionnalités peuvent nécessiter des privilèges d’administration pour une récupération complète des informations.

Vue d’ensemble de l’interface utilisateur

L’interface utilisateur Coreinfo se compose de plusieurs composants clés :

Disposition de la fenêtre principale

• Panneau supérieur : affiche les informations système, notamment le nom du processeur, l’architecture et les nombres de cœurs
• Volet de navigation (gauche) : fournit un accès rapide à différents affichages
• Zone de contenu (Centre) : affiche les données et les visualisations de la vue sélectionnée
• Volet Détails (en bas) : affiche des informations détaillées lorsque les cœurs ou les cellules sont sélectionnés
• Paramètres : Options d’apparence d’accès et préférences d’application

montrant la disposition complète de l’interface utilisateur, le mode sombre

Affichages de navigation

Le volet de navigation gauche permet d’accéder à six vues spécialisées :

1. Vue principale

La vue core affiche tous les processeurs logiques de votre système dans une disposition de grille, montrant la relation entre les cœurs logiques et leurs ressources physiques.

Fonctionnalités :

• Disposition de grille : chaque cellule représente un processeur logique
• Indicateurs de type de base :
  • Cœurs P (cœurs de performances) - colorés distinctement
  • E-Cores (cœurs d’efficacité) - coloré différemment
  • Cœurs standard - couleur par défaut
• Bascule de mappage de cache : basculer entre l’affichage par défaut et la vue hiérarchie du cache
• Sélection interactive : cliquez sur n’importe quel cœur pour afficher des informations détaillées dans le volet inférieur

Informations affichées :

• Numéro du processeur logique
• Type de cœur (P-Core/E-Core le cas échéant)
• Niveaux de cache associés (L1, L2, L3)
• Affectation de nœud NUMA
• Affectation de socket
• Affectation de groupe

Vue Principale montrant les processeurs logiques dans une disposition en grille

Informations du volet Détails (lorsqu’un cœur est sélectionné) :

• Masque de processeur et affinité
• Hiérarchie du cache (Cache de données, Cache d’instructions, Cache d’instructions, Cache unifié)
• Tailles de cache et associativité
• Tailles de ligne de cache

2. Vue NUMA

La vue NUMA (accès à la mémoire non uniforme) organise les cœurs par leurs attributions de nœuds NUMA, ce qui facilite la compréhension des modèles d’accès et de localité de mémoire.

Fonctionnalités :

• Organisation Basée sur des Nœuds : Cœurs regroupés par Nœud NUMA
• Cœurs physiques et logiques : affiche les deux nombres pour chaque nœud
• Informations sur la mémoire : affiche la mémoire disponible par nœud NUMA
• Navigation interactive :
  • Cliquez sur un nœud NUMA pour afficher ses détails dans le volet de détails inférieur
  • Double-cliquez sur un nœud NUMA pour accéder à l’affichage principal affichant tous les cœurs de ce nœud NUMA sélectionné
• Affichage hiérarchique : affiche la relation entre les nœuds NUMA et les cœurs

Informations affichées :

• Nombre de nœuds NUMA
• Cœurs par nœud NUMA (physique et logique)
• Capacité de mémoire par nœud
• Distribution de base entre nœuds
• Nombre de cœurs d'efficacité énergétique (si applicable)

montrant les cœurs organisés par les nœuds NUMA

Cas d’usage :

• Optimisation des modèles d’accès à la mémoire
• Présentation des performances des applications prenant en charge NUMA
• Planification du positionnement des threads/processus pour des performances optimales

3. Vue du socket

La vue de prise affiche les cœurs organisés par leur prise de CPU physique, utile pour comprendre les systèmes multisocket et la distribution des ressources au niveau de la prise.

Fonctionnalités :

• Socket-Based Regroupement : des cœurs organisés par socket physique
• Informations sur le socket : nombre de sockets et distribution de base
• Navigation interactive :
  • Cliquez sur un socket pour afficher ses détails dans le volet de détails inférieur
  • Double-cliquez sur un socket pour accéder à l’affichage principal affichant tous les cœurs de ce socket sélectionné
• Partage de cache : visualiser les cœurs qui partagent des caches au niveau du socket

Informations affichées :

• Nombre de connecteurs physiques
• Cœurs par socket (physique et logique)
• Informations sur le cache au niveau du socket
• Nœuds NUMA par socket

Vue Socket montrant les cœurs organisés par les sockets de processeurs

Cas d’usage :

• Analyse du système multi socket
• Présentation des coûts de communication entre sockets
• Planification de la distribution des charges de travail dans des serveurs multi sockets

4. Vue fonctionnalités du processeur

La vue Fonctionnalités du processeur affiche une liste complète des fonctionnalités du processeur, des extensions de jeu d’instructions et des fonctionnalités matérielles prises en charge par votre processeur.

Fonctionnalités :

• Liste pouvant faire l’objet d’une recherche : recherchez rapidement des fonctionnalités de processeur spécifiques à l’aide de la barre de recherche
• Indicateurs de statut : indication visuelle claire des fonctionnalités prises en charge/non prises en charge par codage couleur.
  • Les fonctionnalités prises en charge sont affichées en couleur normale
  • Les fonctionnalités non prises en charge/désactivées sont grisées
• Catégories de fonctionnalités :
  • Virtualisation (VMX, SVM, HYPERVISOR)
  • Prise en charge 64 bits (EM64T, NX)
  • Ensembles d’instructions (SSE, AVX, AES, etc.)
  • Gestion de l’alimentation (EIST, ACPI, Thermique)
  • Fonctionnalités de sécurité (SMX, SKINIT)
  • Fonctionnalités de mémoire (PAE, PAT, PSE)
  • Fonctionnalités de débogage et de supervision

Informations affichées :

• Abréviation des caractéristiques
• État de la fonctionnalité (pris en charge/non pris en charge)
• Description complète des fonctionnalités (dans le volet Détails)

Affichage des fonctionnalités du processeur montrant la liste des capabilités du processeur

Note: Certaines fonctionnalités de virtualisation (telles que VMX, SVM) peuvent être signalées incorrectement comme non disponibles lors de l’exécution avec un hyperviseur actif ou lors de l’exécution à partir d’une machine virtuelle. Coreinfo doit être exécuté sur un système sans hyperviseur en cours d'exécution pour obtenir des résultats précis.

Cas d’usage :

• Vérification de la disponibilité du jeu d’instructions avant le déploiement d’applications
• Vérification de la prise en charge de la virtualisation
• Présentation de la génération et des fonctionnalités du processeur
• Débogage des problèmes de performances liés aux fonctionnalités de processeur manquantes

5. Vue des performances NUMA

L’affichage des performances NUMA fournit une visualisation de grille montrant les coûts d’accès à la mémoire entre les nœuds NUMA, ce qui permet d’identifier les goulots d’étranglement des performances dans les systèmes NUMA.

Fonctionnalités :

• Visualisation de la grille : matrice affichant les coûts relatifs d’accès à la mémoire entre les nœuds NUMA
• Matrice interactive : pointez sur des cellules pour afficher des informations détaillées sur les performances
• Mises à jour en temps réel : mise à jour dynamique des données de performance en sélectionnant le bouton Actualiser
• Affichage des coûts relatifs : affiche le coût relatif d’accès à la mémoire à partir de différents nœuds NUMA

Informations affichées :

• Matrice NxN où N = nombre de nœuds NUMA
• Coût d’accès en mémoire du nœud NUMA source (ligne) au nœud NUMA de destination (colonne)
• Valeurs numériques montrant les coûts de performances relatifs
• Les cellules diagonales affichent l’accès à la mémoire locale (généralement le coût le plus bas)

Grille NUMA montrant les coûts d’accès à la mémoire

Présentation de la grille :

• Éléments diagonales : représenter l’accès à la mémoire locale (nœud accédant à sa propre mémoire) : généralement les valeurs les plus basses
• Éléments hors diagonale : Représentent l'accès à la mémoire distante avec des coûts relatifs plus élevés
• Symétrie : la matrice peut ne pas être parfaitement symétrique, car les coûts d’accès peuvent varier selon la direction

Cas d’usage :

• Identification des goulots d’étranglement liés aux performances NUMA
• Optimisation des stratégies d’allocation de mémoire
• Planification du processus/épinglage de threads pour les systèmes NUMA
• Présentation des pénalités d’accès à la mémoire entre nœuds

6. Vue de distance principale

La vue de distance centrale affiche une carte thermique détaillée des coûts de communication entre les cœurs de processeur individuels, fournissant des aperçus sur la latence de cœur à cœur et l’efficacité de la communication.

Fonctionnalités :

• Core-Level Carte thermique : matrice codée en couleur montrant les distances relatives entre les cœurs
  • Vert/Bleu = Faible latence (même cluster principal, cache partagé)
  • Jaune/Orange = Latence moyenne (même socket, cluster différent)
  • Rouge = Latence élevée (autre socket ou nœud NUMA)
• Exploration interactive : pointez sur le canevas de grille pour afficher des informations détaillées sur la distance
• Analyse granulaire : montre les relations cœur à cœur avec la plus grande précision
• Actualisation dynamique : utilisez le bouton Actualiser pour obtenir dynamiquement les données de distance de base mises à jour

Informations affichées :

• Matrice NxN où N = nombre de processeurs logiques
• Distance/latence relative entre le cœur source (ligne) et le cœur de destination (colonne)
• Codage de couleurs pour l’identification visuelle rapide des relations principales
• Métriques de distance détaillées dans le volet d’informations

Carte thermique montrant les coûts de communication de cœur à cœur

Présentation de la carte de distance :

• Éléments diagonales : Toujours zéro (cœur à lui-même)
• Faible distance (verte) : cœurs partagent le cache L2 ou L3
• Distance moyenne (jaune) : cœurs sur le même socket, mais différents domaines de cache
• Distance élevée (rouge) : cœurs sur différents sockets ou nœuds NUMA

Cas d’usage :

• Optimisation de l'affinité de fil
• Présentation des domaines de cohérence du cache
• Identification des paires de cœurs optimales pour la communication des threads
• Analyse des performances des applications multifils
• Planification des stratégies d’épinglage du processeur pour les applications à faible latence

Fonctionnalités interactives

Sélection et détails principaux

Le fait de cliquer sur un cœur dans n’importe quel affichage (Core, NUMA ou Socket) affiche des informations détaillées dans le volet d’informations inférieur :

• Informations du processeur : numéro de processeur logique, masque et affinité
• Hiérarchie du cache :
  • Cache de données L1 (taille, associativité, taille de ligne)
  • Cache d’instructions L1 (taille, associativité, taille de ligne)
  • Cache L2 (taille, associativité, taille de ligne)
  • Cache L3 (taille, associativité, taille de ligne)
• Informations de topologie : nœud NUMA, socket et affectations de groupe
• Type de cœur : P-Core, E-Core ou désignation de cœur standard

Fonctionnalité de recherche

La vue Fonctionnalités du processeur inclut une barre de recherche qui vous permet de localiser rapidement des fonctionnalités de processeur spécifiques :

1. Cliquez sur l’icône de recherche
2. Tapez le nom ou l’abréviation de la fonctionnalité
3. La liste filtre automatiquement les fonctionnalités correspondantes
4. Effacer la recherche pour restaurer la liste complète

Activer/désactiver le mappage du cache

Dans l’affichage principal, basculez entre deux modes de visualisation :

• Mode par défaut : affiche les cœurs dans leur disposition logique
• Mode de mappage du cache : réorganise les cœurs pour visualiser les relations de partage de cache

Navigation entre les vues

• Utiliser le volet de navigation gauche pour basculer entre les affichages
• Lors de l’affichage d’un nœud ou d’un socket NUMA spécifique, le fait de cliquer à nouveau sur la même vue revient à l’affichage global
• L’affichage actuel est mis en surbrillance dans le volet de navigation

Paramètres et personnalisation

Accédez aux paramètres via l’option Paramètres dans le menu de navigation.

Paramètres d’apparence

Options de thème :

• Lumière : jeu de couleurs clair optimisé pour les environnements lumineux
• Foncé : schéma de couleurs foncé pour réduire la fatigue oculaire
• Par défaut du système : correspond automatiquement à votre préférence de thème Windows

Enregistrer dans le fichier

Exporter les données de topologie de base :

• Utiliser l’option Enregistrer dans pour exporter les données de topologie de base dans un fichier
• Le format de sortie est identique à la sortie de l’outil en ligne de commande

Présentation de votre topologie système

Types principaux (architecture hybride)

Les processeurs modernes peuvent présenter des architectures hybrides avec différents types de cœurs :

• P-Cores (Performance) : cœurs à hautes performances optimisés pour les charges de travail monothread et exigeantes
• E-Cores (Efficacité) : cœurs à efficacité énergétique optimisés pour les tâches en arrière-plan et les charges de travail multifils

L’interface utilisateur Coreinfo identifie et différencie clairement ces types principaux dans toutes les vues applicables.

NUMA Architecture

Qu’est-ce que NUMA ? L’accès à la mémoire non uniforme (NUMA) est une conception de mémoire où chaque processeur a une mémoire locale qu’il peut accéder rapidement et la mémoire distante qui nécessite une communication interprocesseur.

Pourquoi c’est important :

• L’accès à la mémoire locale est beaucoup plus rapide que l’accès à distance
• Les performances des applications peuvent être considérablement affectées par le placement NUMA
• Comprendre la topologie NUMA est essentielle pour le calcul hautes performances

Utilisation de l’interface utilisateur Coreinfo pour l’optimisation NUMA :

1. Utiliser la vue NUMA pour comprendre la topologie NUMA de votre système
2. Vérifier l’affichage des performances NUMA pour afficher les coûts d’accès à la mémoire
3. Optimiser le positionnement des threads/processus en fonction des affectations de nœuds NUMA
4. Utiliser la vue de distance principale pour comprendre la communication de cœur à cœur au sein et entre les nœuds NUMA

Hiérarchie du cache

Niveaux de cache :

• Cache L1 : plus petit et le plus rapide, divisé en caches de données et d’instructions
• Cache L2 : cache unifié plus grand, généralement privé à chaque cœur
• Cache L3 : cache unifié le plus grand, souvent partagé entre plusieurs cœurs

Utilisation des informations de cache :

• Comprendre les cœurs qui partagent des ressources de cache
• Optimiser la localité des données pour les cœurs de partage de cache
• Utiliser le mode Mappage du cache en mode Core pour visualiser les domaines de cache

Utilisation de Coreinfo à partir de la ligne de commande

Pour chaque ressource, il affiche une carte des processeurs visibles par le système d’exploitation qui correspondent aux ressources spécifiées, avec « * » représentant les processeurs applicables. Par exemple, sur un système à 4 cœurs, une ligne dans la sortie du cache avec une carte de partagé par les cœurs 3 et 4.

Utilisation :

coreinfo [-c][-f][-g][-l][-n][-s][-m][-v]

Toutes les options, sauf -v, sont présélectionnées par défaut.

Sortie Coreinfo :

Coreinfo v4.0 - Dump information on system CPU and memory topology
Copyright © 2008-2025 Mark Russinovich
Sysinternals - www.sysinternals.com

Intel(R) Core(TM) Ultra 7 165U
Intel64 Family 6 Model 170 Stepping 4, GenuineIntel

Microcode signature: 0000001E
Processor signature: 000A06A4

Maximum implemented CPUID leaves: 00000023 (Basic), 80000008 (Extended).
Maximum implemented address width: 48 bits (virtual), 46 bits (physical).

HTT             *       Hyperthreading enabled
CET             *       Supports Control Flow Enforcement Technology
Kernel CET      -       Kernel-mode CET Enabled
User CET        *       User-mode CET Allowed

X64             *       Supports 64-bit mode
SMX             -       Supports Intel trusted execution
SKINIT          -       Supports AMD SKINIT
SGX             -       Supports Intel SGX
NX              *       Supports no-execute page protection
SMEP            *       Supports Supervisor Mode Execution Prevention
SMAP            *       Supports Supervisor Mode Access Prevention
PAGE1GB         *       Supports 1 GB large pages
PAE             *       Supports > 32-bit physical addresses
PAT             *       Supports Page Attribute Table
PSE             *       Supports 4 MB pages
PSE36           *       Supports > 32-bit address 4 MB pages
PGE             *       Supports global bit in page tables
SS              *       Supports bus snooping for cache operations
VME             *       Supports Virtual-8086 mode
RDWRFSGSBASE    *       Supports direct GS/FS base access
FPU             *       Implements i387 floating point instructions
MMX             *       Supports MMX instruction set
MMXEXT          -       Implements AMD MMX extensions
3DNOW           -       Supports 3DNow! instructions
3DNOWEXT        -       Supports 3DNow! extension instructions
SSE             *       Supports Streaming SIMD Extensions
SSE2            *       Supports Streaming SIMD Extensions 2
SSE3            *       Supports Streaming SIMD Extensions 3
SSSE3           *       Supports Supplemental SIMD Extensions 3
SSE4a           -       Supports Streaming SIMDR Extensions 4a
SSE4.1          *       Supports Streaming SIMD Extensions 4.1
SSE4.2          *       Supports Streaming SIMD Extensions 4.2
AES             *       Supports AES extensions
AVX             *       Supports AVX instruction extensions
AVX2            *       Supports AVX2 instruction extensions
AVX-512-F       -       Supports AVX-512 Foundation instructions
AVX-512-DQ      -       Supports AVX-512 double and quadword instructions
AVX-512-IFAMA   -       Supports AVX-512 integer Fused multiply-add instructions
AVX-512-PF      -       Supports AVX-512 prefetch instructions
AVX-512-ER      -       Supports AVX-512 exponential and reciprocal instructions
AVX-512-CD      -       Supports AVX-512 conflict detection instructions
AVX-512-BW      -       Supports AVX-512 byte and word instructions
AVX-512-VL      -       Supports AVX-512 vector length instructions
FMA             *       Supports FMA extensions using YMM state
MSR             *       Implements RDMSR/WRMSR instructions
MTRR            *       Supports Memory Type Range Registers
XSAVE           *       Supports XSAVE/XRSTOR instructions
OSXSAVE         *       Supports XSETBV/XGETBV instructions
RDRAND          *       Supports RDRAND instruction
RDSEED          *       Supports RDSEED instruction
CMOV            *       Supports CMOVcc instruction
CLFSH           *       Supports CLFLUSH instruction
CX8             *       Supports compare and exchange 8-byte instructions
CX16            *       Supports CMPXCHG16B instruction
BMI1            *       Supports bit manipulation extensions 1
BMI2            *       Supports bit manipulation extensions 2
ADX             *       Supports ADCX/ADOX instructions
DCA             -       Supports prefetch from memory-mapped device
F16C            *       Supports half-precision instruction
FXSR            *       Supports FXSAVE/FXSTOR instructions
FFXSR           -       Supports optimized FXSAVE/FSRSTOR instruction
MONITOR         *       Supports MONITOR and MWAIT instructions
MOVBE           *       Supports MOVBE instruction
ERMSB           *       Supports Enhanced REP MOVSB/STOSB
PCLMULDQ        *       Supports PCLMULDQ instruction
POPCNT          *       Supports POPCNT instruction
LZCNT           *       Supports LZCNT instruction
SEP             *       Supports fast system call instructions
LAHF-SAHF       *       Supports LAHF/SAHF instructions in 64-bit mode
HLE             -       Supports Hardware Lock Elision instructions
RTM             -       Supports Restricted Transactional Memory instructions
DE              *       Supports I/O breakpoints including CR4.DE
DTES64          -       Can write history of 64-bit branch addresses
DS              -       Implements memory-resident debug buffer
DS-CPL          -       Supports Debug Store feature with CPL
PCID            *       Supports PCIDs and settable CR4.PCIDE
INVPCID         *       Supports INVPCID instruction
PDCM            *       Supports Performance Capabilities MSR
RDTSCP          *       Supports RDTSCP instruction
TSC             *       Supports RDTSC instruction
TSC-DEADLINE    *       Local APIC supports one-shot deadline timer
TSC-INVARIANT   *       TSC runs at constant rate
xTPR            *       Supports disabling task priority messages
EIST            *       Supports Enhanced Intel Speedstep
ACPI            *       Implements MSR for power management
TM              *       Implements thermal monitor circuitry
TM2             *       Implements Thermal Monitor 2 control
APIC            *       Implements software-accessible local APIC
x2APIC          *       Supports x2APIC
CNXT-ID         -       L1 data cache mode adaptive or BIOS
MCE             *       Supports Machine Check, INT18 and CR4.MCE
MCA             *       Implements Machine Check Architecture
PBE             *       Supports use of FERR#/PBE# pin
PSN             -       Implements 96-bit processor serial number
HTT             *       Hyperthreading
PREFETCHW       *       PrefetchW instruction support
HYPERVISOR      *       Hypervisor is present
VMX             -       Supports Intel hardware-assisted virtualization
EPT             -       Supports Intel extended page tables (SLAT)
URG             -       Supports Intel unrestricted guest

Logical to Physical Processor Map:
**------------  Physical Processor 0 (Hyperthreaded)
--*-----------  Physical Processor 1
---*----------  Physical Processor 2
----*---------  Physical Processor 3
-----*--------  Physical Processor 4
------*-------  Physical Processor 5
-------*------  Physical Processor 6
--------*-----  Physical Processor 7
---------*----  Physical Processor 8
----------**--  Physical Processor 9 (Hyperthreaded)
------------*-  Physical Processor 10
-------------*  Physical Processor 11

Logical Processor to Socket Map:
**************  Socket 0

Logical Processor to NUMA Node Map:
**************  NUMA Node 0

No NUMA nodes.

Logical Processor to Cache Map:
**------------  Data Cache          0, Level 1,   48 KB, Assoc  12, LineSize  64
**------------  Instruction Cache   0, Level 1,   64 KB, Assoc  16, LineSize  64
**------------  Unified Cache       0, Level 2,    2 MB, Assoc  16, LineSize  64
************--  Unified Cache       1, Level 3,   12 MB, Assoc  12, LineSize  64
--*-----------  Data Cache          1, Level 1,   32 KB, Assoc   8, LineSize  64
--*-----------  Instruction Cache   1, Level 1,   64 KB, Assoc   8, LineSize  64
--****--------  Unified Cache       2, Level 2,    2 MB, Assoc  16, LineSize  64
---*----------  Data Cache          2, Level 1,   32 KB, Assoc   8, LineSize  64
---*----------  Instruction Cache   2, Level 1,   64 KB, Assoc   8, LineSize  64
----*---------  Data Cache          3, Level 1,   32 KB, Assoc   8, LineSize  64
----*---------  Instruction Cache   3, Level 1,   64 KB, Assoc   8, LineSize  64
-----*--------  Data Cache          4, Level 1,   32 KB, Assoc   8, LineSize  64
-----*--------  Instruction Cache   4, Level 1,   64 KB, Assoc   8, LineSize  64
------*-------  Data Cache          5, Level 1,   32 KB, Assoc   8, LineSize  64
------*-------  Instruction Cache   5, Level 1,   64 KB, Assoc   8, LineSize  64
------****----  Unified Cache       3, Level 2,    2 MB, Assoc  16, LineSize  64
-------*------  Data Cache          6, Level 1,   32 KB, Assoc   8, LineSize  64
-------*------  Instruction Cache   6, Level 1,   64 KB, Assoc   8, LineSize  64
--------*-----  Data Cache          7, Level 1,   32 KB, Assoc   8, LineSize  64
--------*-----  Instruction Cache   7, Level 1,   64 KB, Assoc   8, LineSize  64
---------*----  Data Cache          8, Level 1,   32 KB, Assoc   8, LineSize  64
---------*----  Instruction Cache   8, Level 1,   64 KB, Assoc   8, LineSize  64
----------**--  Data Cache          9, Level 1,   48 KB, Assoc  12, LineSize  64
----------**--  Instruction Cache   9, Level 1,   64 KB, Assoc  16, LineSize  64
----------**--  Unified Cache       4, Level 2,    2 MB, Assoc  16, LineSize  64
------------*-  Data Cache         10, Level 1,   32 KB, Assoc   8, LineSize  64
------------*-  Instruction Cache  10, Level 1,   64 KB, Assoc   8, LineSize  64
------------**  Unified Cache       5, Level 2,    2 MB, Assoc  16, LineSize  64
-------------*  Data Cache         11, Level 1,   32 KB, Assoc   8, LineSize  64
-------------*  Instruction Cache  11, Level 1,   64 KB, Assoc   8, LineSize  64

Logical Processor to Group Map:
**************  Group 0

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• Client : Windows 11 et versions ultérieures.
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